MT47H32M16NF-25E:H

La MT47H32M16NF-25E:H es una SDRAM DDR2. La SDRAM DDR2 utiliza una arquitectura de doble velocidad de datos para lograr un funcionamiento de alta velocidad. La arquitectura de doble velocidad de datos es esencialmente una arquitectura de precarga de 4n, con una interfaz diseñada para transferir dos palabras de datos por ciclo de reloj en las bolas de E/S. La SDRAM DDR2 proporciona ráfagas de lectura o escritura programables de cuatro u ocho ubicaciones. DDR2 SDRAM admite la interrupción de una ráfaga de lectura de ocho con otra lectura o una ráfaga de escritura de ocho con otra escritura. Se puede habilitar una función de precarga automática para proporcionar una precarga de fila con temporizador automático que se inicia al final del acceso en ráfaga. Al igual que con la SDRAM DDR estándar, la arquitectura multibanco segmentada de la SDRAM DDR2 permite el funcionamiento simultáneo, proporcionando así un ancho de banda alto y efectivo al ocultar la precarga de filas y el tiempo de activación.

• VDD = 1.8V ±0.1V, VDDQ = 1.8V ±0.1V
• E/S de 1.8V estándar JEDEC (compatible con SSTL-18)
• DLL para alinear las transiciones DQ y DQS con CK, 4 bancos internos para operación concurrente
• Latencia CAS programable (CL), latencia aditiva CAS publicada (AL)
• Intensidad de salida de datos ajustable, 64 ms, actualización de 8192 ciclos
• Terminación en chip (ODT), compatible con la especificación de fluctuación de reloj JEDEC
• Configuración de 32 Megas x 16
• Tiempo de ciclo: 2.5ns a CL = 5 (DDR2-800)
• Paquete FBGA de 84 bolas
• Rango de temperatura de funcionamiento comercial de (0°C ≤ TC ≤ +85°C)