MCHC912B32CFUE8

El MCHC912B32CFUE8 es un microcontrolador de 16 bits compuesto por periféricos estándar integrados en el chip, que incluyen una unidad central de procesamiento de 16 bits (CPU12), EEPROM flash de 32kB, RAM de 1 kB, EEPROM de 768 bytes, una interfaz de comunicaciones seriales asíncrona (SCI), una interfaz periférica serial (SPI), un temporizador de 8 canales y un acumulador de pulsos de 16 bits, un convertidor analógico-digital (ADC) de 10 bits, un modulador de ancho de pulso (PWM) de cuatro canales y un módulo de comunicaciones de enlace de datos de bytes (BDLC) compatible con J1850. Este chip es el primer microcontrolador de 16 bits que incluye tanto EEPROM borrable por bytes como EEPROM flash en el mismo dispositivo. El módulo de integración Lite (LIM) gestiona el mapeo de recursos del sistema, la generación de reloj, el control de interrupciones y la interfaz de bus. El dispositivo cuenta con rutas de datos de 16 bits completas, sin embargo, el bus externo multiplexado puede operar en modo estrecho de 8 bits, lo que permite la interconexión con una única memoria de 8 bits para sistemas de menor coste.

• CPU12 16-bits
• Compatible con el conjunto de instrucciones M68HC11
• Apilamiento de interrupciones y modelo del programador idénticos al M68HC11
• Unidad aritmético-lógica (ALU) de 20 bits
• Cola de instrucciones
• Direccionamiento indexado mejorado
• Instrucciones de lógica difusa
• Bus multiplexado - un solo chip o expandido, modos de 16 bits por 16 bits o de 16 bits por 8 bits.
• Módulo de temporizador estándar de 8 canales (TIM)
• Acumulador de pulso de 16-bits
• Modulador de ancho de pulso (PWM)
• Interfaz de comunicaciones serie asíncrona (SCI)
• Interfaz periférica serie síncrona (SPI)
• Comunicación de enlace de datos de bytes J1850 (BDLC)
• Temporizador de vigilancia para el correcto funcionamiento del ordenador (COP), monitor de reloj y temporizador de interrupciones periódicas
• divisor de reloj en modo lento
• Modo de depuración en segundo plano de un solo cable (BDM)
• Puntos de interrupción del hardware en el chip