74LVC573APW,118

El 74LVC573APW,118 es un latch transparente tipo D de 8 bits con salidas de tres estados. Este dispositivo cuenta con entradas de habilitación de latch (LE) y de habilitación de salida (OE activa en bajo). Cuando LE está en ALTO, los datos de las entradas acceden a los latches. En esta condición, los latches son transparentes; la salida de un latch cambia cada vez que cambia su entrada D correspondiente. Cuando LE está en BAJO, los latches almacenan la información presente en las entradas durante el tiempo de configuración previo a la transición de ALTO a BAJO de LE. Un nivel ALTO en la salida activa en bajo (OE) provoca que las salidas adopten un estado de alta impedancia (apagado). El funcionamiento de la entrada OE activa en bajo no afecta al estado de los pestillos. Las entradas pueden ser controladas desde dispositivos de 3.3V o 5V. Esta función permite utilizar estos dispositivos como traductores en entornos mixtos de 3.3V y 5V. La acción de disparo de Schmitt en todas las entradas hace que el circuito sea tolerante a un tiempo de subida y bajada de entrada más lento.

• Voltaje de la fuente de alimentación entre 1.65V a 3.6V
• Entradas tolerantes a sobrevoltajes de hasta 5.5V, tecnología CMOS de bajo consumo
• Interfaz directa con niveles TTL, el circuito IOFF proporciona funcionamiento en modo de apagado parcial.
• Alta impedancia cuando VCC = 0V, arquitectura de pines de paso directo.
• La ​​corriente de fuga de entrada es de ±0.1μA típica en (VCC = 3.6V; VI = 5.5V o GND, -40 °C a +85 °C).
• La ​​corriente de alimentación es de 0.1 μA típica (VCC = 3.6V; VI = VCC o GND; IO = 0A, -40 °C a +85 °C).
• La ​​capacitancia de entrada es de 5pF típica (VCC = 0V a 3.6V; VI = GND a VCC, -40 °C a +85 °C).
• El retardo de propagación es de 7.8ns típico (VCC = 1.65V a 1.95V, -40 °C a +85 °C).
• Rango de temperatura de funcionamiento de -40°C a +125°C
• Encapsulado TSSOP20