MT48LC8M16A2P-6A:L

MT48LC8M16A2P-6A:L es una SDRAM SDR. La SDRAM de 128Mb es una memoria de acceso aleatorio dinámica CMOS de alta velocidad que contiene 134,217,728 bits. Está configurado internamente como una DRAM de cuatro bancos con una interfaz síncrona (todas las señales se registran en el borde positivo de la señal de reloj, CLK). Cada uno de los bancos de 33,554,432 bits del x4 está organizado como 4096 filas por 2048 columnas de 4bits. Cada uno de los bancos de 33,554,432 bits del x8 está organizado como 4096 filas por 1024 columnas por 8 bits. Cada uno de los bancos de 33,554,432 bits del x16 está organizado como 4096 filas por 512 columnas por 16 bits. Los dispositivos ofrecen avances sustanciales en el rendimiento operativo de DRAM, incluida la capacidad de ráfaga de datos sincrónica a una alta velocidad con generación automática de direcciones de columna, la capacidad de intercalar entre bancos internos para ocultar el tiempo de precarga y la capacidad de cambiar aleatoriamente las direcciones de columna en cada ciclo de reloj durante un acceso de ráfaga.

• Totalmente sincrónico; todas las señales se registran en el borde positivo del reloj del sistema
• Operación interna canalizada; la dirección de la columna se puede cambiar en cada ciclo de reloj
• Banco interno para ocultar el acceso a la fila/precarga
• Precarga automática, incluye modos simultáneos de precarga automática y actualización automática
• Entradas y salidas compatibles con LVTTL
• Fuente de alimentación única de 3.3V ± 0.3V
• Tiempo de ciclo: 6ns en CL = 3 (solo x16)
• Arquitectura de 8 Megas x 16
• Paquete TSOP II de 54 pines (400 mil)
• Rango de temperatura de funcionamiento comercial de 0°C a 70°C