MT48LC8M16A2B4-6A IT:L

MT48LC8M16A2B4-6A IT:L es una SDRAM SDR de 128Mb. Es una memoria de acceso aleatorio dinámica CMOS de alta velocidad que contiene 134,217,728 bits. Está configurado internamente como una DRAM de cuatro bancos con una interfaz síncrona (todas las señales se registran en el borde positivo de la señal de reloj, CLK). Los accesos de lectura y escritura a la SDRAM están orientados a ráfagas; los accesos comienzan en una ubicación seleccionada y continúan durante una cantidad programada de ubicaciones en una secuencia programada. Los accesos comienzan con el registro de un comando ACTIVO, al que luego sigue un comando LECTURA o ESCRITURA. Los bits de dirección registrados coincidentes con el comando ACTIVO se utilizan para seleccionar el banco y la fila a los que se accederá. Los bits de dirección registrados coincidentes con el comando READ o WRITE se utilizan para seleccionar la ubicación de la columna de inicio para el acceso en ráfaga.

• Configuración de 8 Meg x 16 (2 Meg x 16 x 4 bancos)
• tWR = recuperación de escritura 2CLK (tWR)
• 6ns en CL = 3 (x8, x16 solamente) tiempo de ciclo
• Totalmente sincrónico; todas las señales se registran en el borde positivo del reloj del sistema
• Operación interna canalizada; la dirección de la columna se puede cambiar en cada ciclo de reloj
• Precarga automática, incluye modos simultáneos de precarga automática y actualización automática
• Entradas y salidas compatibles con LVTTL, fuente de alimentación única de 3.3V ±0.3V
• Totalmente sincrónico; todas las señales se registran en el borde positivo del reloj del sistema
• Rango de temperatura de funcionamiento industrial de -40 °C a +85 °C, estilo de paquete VFBGA de 54 bolas