MT48LC4M32B2B5-6A AAT:L

MT48LC4M32B2B5-6A AAT:L es una SDRAM SDR automotriz. La SDRAM de 128Mb es una memoria de acceso aleatorio dinámica CMOS de alta velocidad que contiene 134,217,728 bits. Está configurado internamente como una DRAM de cuatro bancos con una interfaz síncrona (todas las señales se registran en el borde positivo de la señal de reloj, CLK). Cada uno de los bancos de 33,554,432 bits del x4 está organizado como 4096 filas por 2048 columnas de 4bits. Cada uno de los bancos de 33,554,432 bits del x8 está organizado como 4096 filas por 1024 columnas de 8bits. Cada uno de los bancos de 33,554,432 bits del x16 está organizado como 4096 filas por 512 columnas de 16 bits. La SDRAM de 128Mb utiliza una arquitectura de canalización interna para lograr un funcionamiento de alta velocidad. Esta arquitectura es compatible con la regla 2n de arquitecturas de prefetch, pero también permite cambiar la dirección de la columna en cada ciclo de reloj para lograr un acceso totalmente aleatorio de alta velocidad.

• Compatible con PC100, totalmente sincrónico; todas las señales se registran en el borde positivo del reloj del sistema
• Operación interna canalizada; la dirección de la columna se puede cambiar en cada ciclo de reloj
• Banco interno para ocultar el acceso a la fila/precarga
• Precarga automática, incluye modos simultáneos de precarga automática y actualización automática
• Entradas y salidas compatibles con LVTTL
• Fuente de alimentación única de 3.3V ±0.3V, tiempo de respuesta 8D
• Admite latencia CAS (CL) de 1, 2 y 3
• Calificación AEC-Q100, presentación PPAP
• Arquitectura de 4Meg x 32, tiempo de ciclo de 6ns (167MHz)
• Paquete VFBGA de 90 bolas (8mm x 13mm), rango de temperatura de funcionamiento automotriz de -40 °C a +105 °C