MT47H128M16RT-25E:C

La MT47H128M16RT-25E:C es una SDRAM DDR2. Utiliza una arquitectura de doble velocidad de datos para lograr un funcionamiento de alta velocidad. La arquitectura de doble velocidad de datos es A arquitectura de prebúsqueda 4n , con una interfaz diseñada para transferir dos palabras de datos por ciclo de reloj en las bolas de E/S. Una sola operación de LECTURA o ESCRITURA para la SDRAM DDR2 consta de una única transferencia de datos de 4n bits de ancho y dos ciclos de reloj en el núcleo DRAM interno y cuatro transferencias de datos correspondientes de n bits de ancho y medio ciclo de reloj en las bolas de E/S.

• El rango de voltaje de operación es de -1.0V a 2.3V(VDD)
• Configuración de 128 Meg x 16, 8 bancos internos para funcionamiento simultáneo
• El estilo del paquete es FBGA de 84 bolas de 9.0mm x 12.5mm
• El tiempo (tiempo de ciclo) es de 2.5ns en CL = 5 (DDR2-800)
• Temperatura de funcionamiento desde 0°C hasta +85°C
• La velocidad de datos es de 800MT/s, opción de estroboscopio de datos diferencial (DQS, DQS#)
• DLL para alinear las transiciones DQ y DQS con CK, opción de salida duplicada de estroboscopio (RDQS) para x8
• Latencia CAS programable (CL), latencia aditiva CAS publicada (AL)
• Terminación en chip (ODT), compatible con la especificación de fluctuación de reloj JEDEC
• E/S de 1.8V estándar JEDEC (compatible con SSTL_18), tiempo de respuesta 8D