MT46H128M16LFDD-48 IT:C

MT46H128M16LFDD-48 IT:C La memoria SDRAM DDR móvil de bajo consumo de 2 Gb es una memoria CMOS de acceso aleatorio dinámico de alta velocidad que contiene 2,147,483,648 bits. Está configurado internamente como una DRAM de cuatro bancos. Cada uno de los bancos de 536,870,912 bits del x16 está organizado en 16,384 filas por 2048 columnas por 16 bits. Cada uno de los bancos de 536,870,912 bits del x32 está organizado en 16,384 filas por 1024 columnas por 32 bits.

• VDD/VDDQ = 1.70 - 1.95V, señal de sincronización de datos bidireccional por byte de datos (DQS)
• Arquitectura interna de doble velocidad de datos (DDR) segmentada; dos accesos a datos por ciclo de reloj
• Entradas de reloj diferencial (CK y CK#), comandos ingresados en cada flanco positivo de CK
• DQS alineado en el borde con datos para LECTURA; alineado en el centro con datos para ESCRITURA
• 4 bancos internos para operación concurrente, máscaras de datos (DM) para enmascarar los datos de escritura; una máscara por byte.
• Se admite la opción de precarga automática simultánea, actualización automática y modos de actualización automática
• Entradas compatibles con LVCMOS de 1.8V, autorrefresco con compensación de temperatura (TCSR)²
• Actualización automática de matriz parcial, apagado profundo, registro de lectura de estado (SRR), capacidad de parada de reloj
• Frecuencia de actualización de 64ms; 32ms para el rango de temperatura automotriz, potencia de salida seleccionable (DS).
• Paquete VFBGA de 60 bolas, rango de temperatura de funcionamiento industrial de -40 °C a +85 °C