MT41K512M8DA-093:P

MT41K512M8DA-093:P es una SDRAM DDR3L (1.35V). La arquitectura de doble velocidad de datos es una arquitectura de captación previa de 8n con una interfaz diseñada para transferir dos palabras de datos por ciclo de reloj en los pines de E/S. Una sola operación de lectura o escritura para la SDRAM DDR3 consiste efectivamente en una única transferencia de datos de cuatro ciclos de reloj y 8n bits de ancho en el núcleo DRAM interno y ocho transferencias de datos correspondientes de medio ciclo de reloj y n bits de ancho en los pines de E/S. La luz estroboscópica de datos diferencial (DQS, DQS#) se transmite externamente, junto con los datos, para su uso en la captura de datos en el receptor de entrada SDRAM DDR3. DQS está alineado al centro con los datos de ESCRITURA. Los datos leídos se transmiten mediante la SDRAM DDR3 y se alinean con los bordes de las luces estroboscópicas de datos. La SDRAM DDR3 funciona desde un reloj diferencial (CK y CK#).

• Configuración de 512 Megas x 8, tCK = 983ns, CL = grado de velocidad 14, velocidad de datos de 2133MT/s
• 14-14-14 objetivo tRCD-tRP-CL, 13.09ns tRCD, 13.09ns tRP, 13.09ns CL, recuento de actualización de 8K
• Dirección de fila de 64K (A[15:0]), dirección de banco de 8 (BA[2:0]), dirección de columna de 1K (A[9:0]), tamaño de página de 1KB
• VDD = VDDQ = 1.35V (1.283 a 1.45V), compatible con versiones anteriores de VDD = VDDQ = 1.5V ±0.075V
• Admite dispositivos DDR3L para ser compatibles con versiones anteriores en aplicaciones de 1.5V
• Luz estroboscópica de datos bidireccional diferencial, arquitectura de captación previa de 8 bits
• Entradas de reloj diferencial (CK, CK#), 8 bancos internos
• Terminación integrada (ODT) nominal y dinámica para señales de datos, estroboscópicas y de máscara
• Latencia CAS programable, latencia aditiva CAS publicada programable, latencia CAS programable
• Paquete FBGA de 78 bolas, rango de temperatura de funcionamiento comercial de 0 a 95 °C