MT40A1G16KD-062E:E

MT40A1G16KD-062E:E DDR4 SDRAM es una memoria de acceso aleatorio dinámica de alta velocidad configurada internamente como una DRAM de ocho bancos para la configuración x16 y como una DRAM de 16 bancos para las configuraciones x4 y x8. La SDRAM DDR4 utiliza una arquitectura de precarga de 8n para lograr un funcionamiento de alta velocidad. La arquitectura 8n-prefetch se combina con una interfaz diseñada para transferir dos palabras de datos por ciclo de reloj en los pines de E/S. Una sola operación de LECTURA o ESCRITURA para la SDRAM DDR4 consta de una única transferencia de datos de cuatro ciclos de reloj y 8n bits de ancho en el núcleo DRAM interno y dos transferencias de datos correspondientes de medio ciclo de reloj y n bits de ancho en los pines de E/S.

• E/S de drenaje abierto pseudo de 1.2V, generación de VREFDQ interna y ajustable en chip
• Arquitectura de precarga de 8n bits, preámbulos de estroboscopio de datos programables
• Entrenamiento de preámbulo de luz estroboscópica de datos, latencia de comando/dirección (CAL)
• Capacidad de LECTURA y ESCRITURA de registros multipropósito
• Nivelación de escritura, modo de actualización automática, actualización automática de bajo consumo (LPASR)
• Actualización controlada por temperatura, actualización de granularidad fina, cancelación de actualización automática, máximo ahorro de energía
• Terminación en chip nominal, de estacionamiento y dinámica (ODT), inversión de bus de datos (DBI) para bus de datos
• Direccionabilidad por DRAM, prueba de conectividad, compatible con JEDEC JESD-79-4, capacidad sPPR y hPPR
• Configuración de 1 Gig x 16, temperatura de funcionamiento comercial de 0 a +95 °C
• Paquete FBGA de 96 bolas, tCK = 0.625ns, CL = 22