AS4C512M16D3LB-12BCN

AS4C512M16D3LB-12BCN es una DRAM síncrona (SDRAM) DDR3L de 512M x 16 bits. La DRAM 3L de doble velocidad de datos de 8Gb es una arquitectura de doble velocidad de datos para lograr un funcionamiento a alta velocidad. Está configurado internamente como una DRAM de ocho bancos. El chip de 8Gb está organizado como dispositivos de 64Mbit x 16 E/S x 8 bancos. Este dispositivo sincrónico logra velocidades de transferencia de datos dobles de alta velocidad de hasta 1600Mb/seg/pin para aplicaciones generales. El chip está diseñado para cumplir con todas las características clave de la DRAM DDR3L y todas las entradas de control y dirección están sincronizadas con un par de relojes diferenciales suministrados externamente. Las entradas están bloqueadas en el punto de cruce de los relojes diferenciales (CK ascendente y CK# descendente). Todas las E/S están sincronizadas con el par DQS diferencial de manera sincrónica con la fuente.

• Compatible con el estándar JEDEC, admite la especificación de fluctuación del reloj JEDEC
• Fuentes de alimentación: VDD y VDDQ = +1.35V, compatible con versiones anteriores de VDD y VDDQ = +1,5 V ±0.075V
• Funcionamiento totalmente sincrónico, frecuencia de reloj rápida: 800MHz
• Reloj diferencial, CK y CK#, estroboscopio de datos diferencial bidireccional, DQS y DQS#
• 8 bancos internos para operación concurrente, arquitectura de precarga de 8n bits
• Arquitectura interna canalizada, precarga y apagado activo
• Registros de modo programable y modo extendido, latencia aditiva (AL): 0, CL-1, CL-2
• Duraciones de ráfaga programables: 4, 8, tipo de ráfaga: secuencial/entrelazado, control de impedancia del controlador de salida
• Nivelación de escritura, calibración ZQ, ODT dinámico (Rtt-Nom y Rtt-WR)
• Paquete FBGA de 96 bolas, rango de temperatura comercial de 0 °C a 95 °C