MT47H128M8SH-25E IT:M

La MT47H128M8SH-25E IT:M es una SDRAM DDR2. Utiliza una arquitectura de doble velocidad de datos para lograr un funcionamiento de alta velocidad. La arquitectura de doble velocidad de datos es esencialmente una arquitectura de precarga de 4n, con una interfaz diseñada para transferir dos palabras de datos por ciclo de reloj en las bolas de E/S. Una única operación de LECTURA o ESCRITURA para la memoria DDR2 SDRAM consiste efectivamente en una única transferencia de datos de 4n bits de ancho y dos ciclos de reloj en el núcleo DRAM interno y cuatro transferencias de datos correspondientes de n bits de ancho y medio ciclo de reloj en las bolas de E/S. Se transmite externamente una señal de datos bidireccional (DQS, DQS#), junto con los datos, para su uso en la captura de datos en el receptor. DQS es una señal de sincronización transmitida por la memoria DDR2 SDRAM durante las operaciones de lectura y por el controlador de memoria durante las operaciones de escritura. DQS está alineado con los bordes de los datos para las lecturas y con el centro de los datos para las escrituras. La oferta x16 tiene dos señales de datos, una para el byte inferior (LDQS, LDQS#) y otra para el byte superior (UDQS, UDQS#).

• Configuración 128MB, tCK = 2.5ns, CL = 5 ciclos de tiempo
• E/S de 1.8V estándar JEDEC (compatible con SSTL_18), opción de señal de sincronización de datos diferencial (DQS, DQS#).
• Latencia CAS programable (CL), latencia aditiva CAS publicada (AL)
• Longitudes de ráfaga seleccionables (BL): 4 u 8, potencia de salida de datos ajustable
• DLL para alinear las transiciones DQ y DQS con CK, 8 bancos internos para operación concurrente
• Rango de temperatura industrial de -40°C a +85°C
• El estilo del paquete es FBGA de 60 bolas