MT46V64M8CY-5B:J

MT46V64M8CY-5B:J es una SDRAM de doble velocidad de datos (DDR). Utiliza una arquitectura de doble velocidad de datos para lograr un funcionamiento de alta velocidad. Esta arquitectura de doble velocidad de datos es esencialmente para una arquitectura de prebúsqueda 2n con una interfaz diseñada para transferir dos palabras de datos por ciclo de reloj en los pines de E/S. Un único acceso de lectura o escritura a la memoria consta de una única transferencia de datos de un ciclo de reloj y de 2n bits de ancho en el núcleo DRAM interno y dos transferencias de datos correspondientes de medio ciclo de reloj y de n bits de ancho en los pines de E/S. Tiene una arquitectura interna de doble velocidad de datos (DDR) canalizada con dos accesos a datos por ciclo de reloj.

• El rango de voltaje de operación es de 2.5V a 2.7V
• Configuración de 64Meg x 8
• El estilo del paquete es FBGA de 8mm x 12.5mm.
• El tiempo (tiempo de ciclo) es de 5ns en CL = 3 (DDR400)
• Temperatura de funcionamiento desde 0°C hasta +70°C
• La frecuencia de reloj es de 200MHz, se admite el bloqueo RAS (ᵗRAP = ᵗRCD)
• Entradas de reloj diferencial (CK y CK#), cuatro bancos internos para operación concurrente
• Comandos ingresados ​​en cada borde CK positivo, se admite la opción de precarga automática simultánea
• DQS alineado en el borde con datos para LECTURA, alineado en el centro con datos para ESCRITURA
• DLL para alinear las transiciones DQ y DQS con CK, actualización automática de 64ms, 8192 ciclos